ترجمه متن VLSI Design of a RSA Encryption/Decryption Chip using Systolic Array based Architecture

ترجمه متن VLSI Design of a RSA Encryption/Decryption Chip using Systolic Array based Architecture

قسمتی از متن در اینجا آورده شده است :

VLSI Design of a RSA Encryption/Decryption Chip
using Systolic Array based Architecture

طراحی VLSI یک تراشه رمزگذای/رمزگشایی RSAبا استفاده از سبک معماری آرایه سیستولیک
Chi-Chia Sun, Bor-Shing Lin, Gene Eu Jan & Jheng-Yi Lin

این مقاله طراحی VLSIیک RSA با قابلیت تنظیم سیستم رمزنگاری کلید عمومی را ارائه می دهد که 512 بیت، 1024 بیت و 2048 بیت را بر اساس الگوریتم مونتگمری پشتیبانی می کند و قابلیت دستیابی به سیکل های ساعت قابل مقایسه کارهای مربوطه متداول را، با اندازه قالب کوچکتردارد. ما از روش باینری برای به توان رساندن واحدی استفاده می کنیم و الگوریتم مونتگمری را همراه با مفهوم آرایه سیستولیک برای طراحی مدارات الکترونیکی که بطور موثر اندازه قالب را کاهش می دهد؛ برای ضرب واحدی جهت ساده سازی پیچیدگی محاسبات اتخاذ کرده ایم. معماری اصلی چیپ شامل چهار بلوک تابعی به نام واحد ورودی/خروجی، واحد رجیستر، واحد حسابی و واحد کنترل است. ما مفهوم آرایه سیستولیک را برای طراحی تراشه رمزگذاری/رمزگشاییRSAبا استفاده از زبان سخت افزاری VHDLاعمال می کنیم که توسط تکنولوژی TSMC/CIC 0.35 m 1P4M تایید شده است. مساحت قالب تراشه 2048 بیت RSA بدون DFT 3.9*3.9 mm2است (با DFT، 4.58*4.58 mm2است.) سرعت علامت در ثانیه می تواند به 10.84kbps تحت یک ساعت 100 MHz است.

18 صفحه

فایل ورد  -  قابل ویرایش بدون تبلیغ

دانلود

پیشگوی اعظم

من از دوران نوجوانی رویایی داشتم! رویای تاسیس یک مکان برای به اشتراک گذاشتن ایده ها و نظرات خودم و همچنین جایی برای دانشجویان و دانش آموزان عزیز که بتوانند تمامی مقالات و جزوات مورد نیاز خودرا از طریق یک سایت مرجع تامین کنند.اکنون،این رویا،godofdoc (خدای داکیومنت) نام دارد D:a

شاید این مطالب را هم دوست داشته باشید

دیدگاهتان را بنویسید

نشانی ایمیل شما منتشر نخواهد شد. بخش‌های موردنیاز علامت‌گذاری شده‌اند *